베릴로그 강의 추천

알지오 평생교육원 베릴로그 강좌입니다.

전문가들이 뽑은 꼭 배워야하는 실무활용 강의

그동안 찾던 베릴로그 강좌의 완전판 !

여러분의 마지막 강의가 되어드리겠습니다.

알지오에서는 PC와 스마트폰, 태블릿을 이용해서 언제, 어디서나 공부를 할 수 있습니다.

열심히 공부해서 베릴로그 강좌를 마스터해보세요.

<베릴로그 강좌 샘플동영상>

<베릴로그 강좌 리뷰>

 알지오에서 verilog강의를 듣게 되었습니다.

오랜만에 인터넷 강의를 들으려니까 좀 어색하더라고요.

그런데 막상 알지오에서 베릴로그 강의들어보니까 강의가 괜찮더라구요. 

강사도 하나하나 설명해주구 전 차근차근 설명해주는게 좋아요..

강사가 자기 혼자 안다고 막 설명하면 진짜 내가 강의를 듣는건지 

강사가 자기 안다고 뽐내는건지 모르잖아요

그런데 알지오 verilog 강의 해주는 강사는 하나하나 잘 설명해주구 이해가 잘되더라구요.

verilog 강의 필요하신 분들 있으면 알지오 verilog 강의 추천해드리고 싶네요.

베릴로그 강좌 정보입니다. 추천 인터넷 강의 : 알지오

• 01.1시간 1분 Verilog를 이용한 기본 Gate 설계

  Verilog의 기본 설계 방식들을 이용하여 기본 논리 Gate를 각각 설계하고 시뮬레이션 방식에 대해서 설명합니다.

  책갈피 : [00:00] 베릴로그의 개념/[03:05] 베릴로그 사용법/[04:00] 새 프로젝트 생성/[05:45] New Source (and_gate)/[08:30] 베릴로그의 기본 구조/[09:35] input, output/[12:20] error 점검/[13:25] New Source (test bench)/[20:55] test bench error 점검/[22:41] 시뮬레이션 확인/[24:20] new Source (or_gate)/[27:45] Behavioral description/[38:45] test bench 점검/[40:25] 시뮬레이션 확인/[41:25] new Source (xor_gate)/[41:45] gate level/[47:42] 시뮬레이션 확인/[48:00] New Source (gates)/[53:50] Create RTL /[57:45] test bench 점검/[59:36] 시뮬레이션 확인

• 02.50분 3입력 and gate 알고리즘화 및 최적화의 이해

  3개의 입력신호에 대한 and gate 설계, 드모르간의 정리를 Verilog 언어로 표현, gate_level로 설계할 수 있는 프리미티브 로직들을 모두 설계, RTL Schematic을 보면서 최적화 부분에 대해 설명, 시뮬레이션으로 동작을 검증합니다.

  책갈피 : [00:00] 새 프로젝트 생성/[00:43] New Source (Modules)/[02:10] assign/[09:22] 동작 확인 (Check Syntax)/[09:56] test bench 점검/[14:20] 시뮬레이션 확인/[16:00] New Source (3개의 입력을 갖는 게이트)/[19:48] 등가 표현 방법/[23:45] 동작 확인 (Check Syntax)/[23:55] test bench 점검/[25:22] 시뮬레이션 확인/[26:18] New Source (최적화)/[29:51] 최적화/[30:15] Create Technology Schematic/[38:28] test bench 점검/[46:52] 시뮬레이션 확인

• 03.57분 데이터 형태와 Vector 변수의 이해

  Verilog의 데이터 형태, Vector 변수를 선언하는 방법, Vector로 선언한 변수를 이용해 계산식에 따른 출력이 변화되는 코딩 작성, Blocking 문장에 대해 설명합니다.

  책갈피 : [00:00] 변수의 이해/[01:22] NET와 REGISTER/[05:43] Module의 구성/[12:15] New project/[13:15] New Source/[14:24] input, output 작성/[20:45] parameter/[26:55] 형태와 순서/[29:40] initial/[31:53] assign/[33:32] always/[40:14] Synthesize/[41:12] test bench 점검/[47:45] 시뮬레이션 확인/[53:12] 변수값 계산의 순서

• 04.1시간 2분 Latch 및 D-FlipFlop 설계

  Latch와 D-FlipFlop을 코딩, Sensitivity List와 Blocking/Non-Blocking 문장에 따른 동작 변화를 시뮬레이션을 통해 확인합니다.

  책갈피 : [00:00] New Project/[01:00] New Source (Latch 설계)/[04:00] wire 선언/[04:15] gate level을 활용한 설계/[08:13] test bench 점검/[10:50] 시뮬레이션 확인/[12:37] New Source (Latch_d 설계)/[14:11] 알고리즘 level을 이용한 설계/[16:58] test bench 점검/[18:55] 시뮬레이션 확인/[25:15] Blocking과 Non-Blocking/[27:10] New Source (Bloking과 Non-Blocking)/[32:35] test bench 점검/[34:45] 시뮬레이션 확인/[45:20] New Source (D-FlipFlop)/[53:35] test bench 점검/[57:08] 시뮬레이션 확인

• 05.1시간 6분 Shifter 및 카운터를 이용한 Serial to Parallel 회로 설계

  플립플롭의 배열을 간단하게 설계하는 방법, 카운터 회로 설계와 코딩, 플립플롭과 카운터 회로를 이용한 Serial to Parallel 회로 설계하고 각각의 동작에 대해 시뮬레이션을 통해 검증합니다.

  책갈피 : [00:00] New Project (D-FlipFlop을 활용한 설계)/[01:15] New Source (Shifter)/[07:50] generation/[19:40] 오류 점검/[20:41] Create RTL/[23:40] test bench 점검/[26:25] 시뮬레이션 확인/[31:22] 입력값 변경 후 시뮬레이션/[34:08] New Source (counter)/[38:44] always/[44:40] test bench 점검/[45:55] 시뮬레이션 확인/[48:25] 입력값 변경 후 시뮬레이션/[50:12] New Source (Serial to Parallel)/[52:53] integer, wire/[53:30] assign, generate/[01:01:15] test bench 점검/[01:03:55] 시뮬레이션 확인

• 06.49분 Parallel to Serial 회로 및 패리티 비트 생성기 설계

  Parallel to Serial 회로 설계, 패리티 비트 생성기 설계, 통신에 있어서 오류를 검출하는 개념 이해, 병렬처리 설계가 필요한 이유와 실제 어느 분야에서 많이 사용되는지 구체적으로 설명합니다.

  책갈피 : [00:00] New project 생성/[00:34] New source (partoser)/[01:40] input, outpout/[03:05] register/[04:00] integer/[03:40] always/[08:05] test bench 점검/[10:05] 시뮬레이션 확인/[18:20] New source (패리티 비트)/[20:48] input, output/[27:00] assign/[29:00] test bench 점검/[31:33] 시뮬레이션 확인/[33:05] new source (패리티 비트2)/[33:55] input., output/[34:20] assign/[37:10] test bench 점검/[39:45] 시뮬레이션 확인

• 07.53분 Schematic을 이용한 Adder회로 설계

  Verilog로 설계한 회로를 Symbol로 생성 후 Schematic을 이용하여 회로를 설계하는 방법을 Adder 회로를 통해 설명합니다.

  책갈피 : [00:00] New Project/[00:30] New Source /[02:22] input, output/[03:15] always/[04:38] mudule/[06:22] not_gate/[08:30] New Source (Schematic)/[13:15] Symbol 생성/[20:45] Object Properties/[23:45] RTL Schematic/[24:50] test bench 점검/[29:25] 시뮬레이션 확인/[30:45] synthesize 의 중요성/[34:00] New Source (Schematic)/[39:10] test bench 점검/[41:15] New Source/[42:35] schematic adder/[47:25] Synthesize/[47:45] RTL Schematic/[49:28] test bench 점검/[51:55] 시뮬레이션 확인

• 08.47분 Mux/Demux 회로 설계

  Mux/Demux 회로를 다양한 방법을 통해 설계하고 각각의 회로에 대해 시뮬레이션을 통해 동작을 검증합니다.

  책갈피 : [00:00] Mux/Demux의 개념/[01:10] New Source (Mux)/[04:04] input, output 선언/[05:00] always/[07:35] 단항 연산자, 이항 연산자, 삼항 연산자/[12:20] assign/[14:55] test bench 점검/[19:40] 시뮬레이션 확인/[24:20] RTL Schematic/[34:45] New Source (Demux)/[38:36] test bench 점검/[42:15] 시뮬레이션 확인/[45:40] 코딩 수정 후 재확인

• 진행중입니다.

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