verilog예제 3

verilog - 총 18시간 10분 / 강의당평균 : 54분 30초

verilog전체 : 18시간 10분 / 강의당평균 : 54분30초 01 베릴로그 알아보기베릴로그를 작성하는 베릴로그모듈의 전체구조를 살펴보고 프로젝트를 생성하는 방법에 대해서 알아봅니다.33분책갈피 : [00:14] 베릴로그 HDL / [00:52] 베릴로그가 있기 전 회로도 사용 / [01:42] VHDL / [03:21] FDGA 프로그램 / [05:11] ISE 프로젝트 네비게이터 / [05:40] ISE 웹팩 살펴보기 / [06:15] NEW 프로젝트 생성하기 / [07:45] 프로젝트 셋팅 / [09:07] 작성되는 언어 설정하기 / [09:50] 프로젝트 summary / [10:46] 프로젝트 생성 수정하기 / [11:58] 홈화면 수정하기 / [12:20] 디자인 창 살펴보기 / [13:..

학과 샘플강의 2016.11.09

verilog - 총 18시간 10분 / 강의당평균 : 54분 30초

t verilog전체 : 18시간 10분 / 강의당평균 : 54분30초 01 베릴로그 알아보기베릴로그를 작성하는 베릴로그모듈의 전체구조를 살펴보고 프로젝트를 생성하는 방법에 대해서 알아봅니다.33분책갈피 : [00:14] 베릴로그 HDL / [00:52] 베릴로그가 있기 전 회로도 사용 / [01:42] VHDL / [03:21] FDGA 프로그램 / [05:11] ISE 프로젝트 네비게이터 / [05:40] ISE 웹팩 살펴보기 / [06:15] NEW 프로젝트 생성하기 / [07:45] 프로젝트 셋팅 / [09:07] 작성되는 언어 설정하기 / [09:50] 프로젝트 summary / [10:46] 프로젝트 생성 수정하기 / [11:58] 홈화면 수정하기 / [12:20] 디자인 창 살펴보기 / [1..

학과 샘플강의 2016.09.23

verilog - 총 18시간 10분 / 강의당평균 : 54분 30초

verilog전체 : 18시간 10분 / 강의당평균 : 54분30초 01 베릴로그 알아보기베릴로그를 작성하는 베릴로그모듈의 전체구조를 살펴보고 프로젝트를 생성하는 방법에 대해서 알아봅니다.33분책갈피 : [00:14] 베릴로그 HDL / [00:52] 베릴로그가 있기 전 회로도 사용 / [01:42] VHDL / [03:21] FDGA 프로그램 / [05:11] ISE 프로젝트 네비게이터 / [05:40] ISE 웹팩 살펴보기 / [06:15] NEW 프로젝트 생성하기 / [07:45] 프로젝트 셋팅 / [09:07] 작성되는 언어 설정하기 / [09:50] 프로젝트 summary / [10:46] 프로젝트 생성 수정하기 / [11:58] 홈화면 수정하기 / [12:20] 디자인 창 살펴보기 / [13:..

학과 샘플강의 2016.08.11