vhdl - 총 6시간 56분 / 강의당평균 : 20분48초

vhdl

전체 : 6시간 56분 / 강의당평균 : 20분48초

01 강의소개와 진수변환

xilinx를 설치하고 아날로그와 디지털, 진수의 의미를 알아봅니다.

19분

책갈피 : [00:00] 강의를 소개 / [00:10] VHDL을 소개 / [01:52] xilinx를 다운로드 / [02:17] ISE WebPACK 다운로드 / [03:43] 가입절차 / [04:55] ISE WebPACK 직접 다운 / [05:25] Xilinx ISE 11 실행 / [06:11] 아날로그와 디지털을 구분 / [07:30] 디지털 / [08:47] 진수 / [10:24] 8진수 / [10:51] 2진수 / [12:36] 10진수→2진수 변환하기 / [13:41] 10진수→2진수 간단변환 방법 / [15:58] 2진수→10진수 변환하기 / [17:04] 계산기실행 / [18:23] 공학용 으로 이용 / [19:00] 계산기로 확인

02 8, 2, 16진수 상호변환, 패리티비트, 보수

진수간 상호변환과 패리티 비트 보수를 만들어 봅니다

23분

책갈피 : [00:00] 8진수, 16진수 / [01:31] 계산기 이용 / [01:53] 8진수→16진수로 변환하기 / [02:41] 계산기 / [03:01] 10진수→8진수로 변경 / [03:48] 8진수, 2진수, 16진수 상호변환방법 / [07:07] BCD 코드(2진화10진코드) / [07:29] BCD 코드 장점 / [07:52] BCD 코드 예제 / [10:16] 패리티 비트 / [10:39] 패리티 비트로 검사 하는 두가지 방법 / [10:58] 짝수 패리티 / [12:58] 패리티 검사의 단점 / [14:27] crc 검사/ ecc 검사 / [14:34] 2진수의 사칙연산 / [16:18] 2진수의 뺄셈 / [17:11] 보수연산 / [17:24] 가산기 / [17:55] 보수 구하는 방법 / [20:52] 2의 보수를 간단하게 구하는 방법

03 보수더하기, 2진수 연산

빼기를 보수더하기로 계산합니다. 2진수 곱하기와 나누기 논리연산을 알아봅니다.

20분

책갈피 : [00:15] 오버플로의 의미 / [00:32] 오버플로가 발생안되는 경우 / [01:07] 오버플로가 발생되는 경우 / [04:08] 오버플로가 발생하면 결과는 보여주지않는다 / [06:05] 2의 보수인 경우 / [06:37] 오버플로인 경우 10진수로 계산 / [07:57] 보수더하기로 뺄샘 / [08:33] 양수/음수로 표현 / [09:51] 보수기/가산기 / [11:31] 2진수 곱하기 / [12:29] 2진수 나누기 / [14:27] 논리연산 / [15:31] 논리곱(AND) / [16:11] 논리합(OR) / [16:59] 부정(NOT) / [17:50] 논리곱 / [19:21] 부울대수 기본 법칙

04 불대수의 법칙

불대수의 법칙을 알아보고, 논리식을 간략화 합니다.

18분

책갈피 : [00:00] 불대수의 기본법칙 / [00:04] 교환법칙 / [01:31] 흡수법칙 / [02:58] 흡수법칙A+0=A / [03:17] 결합법칙 / [04:38] 분배법칙 / [05:54] 분배법칙에 의해 논리 합을 나눠줄땐()필요 / [06:30] 부정법칙 / [06:52] 멱등법칙 / [07:20] 상보법칙 / [09:10] 부울대수의 기본법칙을 알아야 하는 이유 / [09:40] 진리표를 이용해 논리식을 구하는 방법 / [10:33] 값이 1 이 되는 경우 골라내기 / [12:34] '1'인 경우 인 것에 대해 수식 작성 / [13:59] 부울대수 로 논리식을 간략화 / [16:03] 분배법칙을 이용해 나누기 / [17:23] 간략화가 잘 되는지 확인

05 카르노맵, 논리회로

카르노맵으로 논리식을 간략화 합니다. 논리회로의 모양을 알아봅니다.

19분

책갈피 : [00:00] 카르노맵. / [00:54] 카르노맵 그리기 / [01:33] 그레이코드 를 이용하는 경우 / [03:08] 카르노맵을 이용해 간략화 / [03:49] 값을 묶어서 논리식을 작성 / [04:16] 수식으로 나타내기 / [06:06] 카르노맵으로 작업 / [09:19] 묶는 방법을 다르게 하면 논리식도 다르다 / [12:29] 기본 논리회로(AND, OR, NOT NAND, NOR, BUFFER) / [12:35] AND 회로 란? / [13:25] OR회로 란? / [14:28] NOT회로 란? / [14:56] NAND 회로 란? / [16:34] NOR 회로 란? / [17:19] BUFFER 란?

06 entity문 작성

새로운 프로젝트를 만들고 entityt문을 작성합니다

17분

책갈피 : [00:27] entity문(개체를 정의) / [01:40] 새로운 프로젝트 / [02:58] Device Properties 설정 / [05:07] 새로운 소스파일 / [05:26] VHDL Module / [07:20] 주석을 작성 / [09:25] 식별자 만드는 방법 / [11:53] 모드의 종류.(in, out, inout 등) / [12:51] in, out 모드를사용 / [13:41] 세미콜론[;] 의 사용주의사항. / [14:35] 주석 처리 / [15:52] white space 사용

07 architecture 문, OR, NOT회로

architecture문을 공부하고 OR, NOT, BUF 회로를 완성해 봅니다.

19분

책갈피 : [00:04] architecture란? / [00:39] architecture 문 / [02:36] 동작을 지정. / [04:15] implement Design을 클릭해서 컴파일 / [06:35] 새로운 프로젝트 / [07:15] OR 회로의 소스를 작성 / [08:06] VHDL의 데이터 타입. / [08:46] OR회로를 구현.(entity, architecture문) / [09:31] 주석을 처리 / [11:35] Implement Design 으로 확인해 봅니다.(Errors 확인) / [12:57] NOT회로를구현 / [14:26] end 작업 순서 / [15:48] 주석 처리 / [17:14] BUF 회로 구현 / [18:00] failed 된 Errors 원인 확인

08 테스트 벤치 작성

테스트 벤치를 작성해서 시뮬레이터를 실행합니다.

19분

책갈피 : [01:04] 시뮬레이션을 위한 테스트 벤치 / [03:05] Test Bench파일을 새로 만들기 / [03:42] Associate Source 연결 / [04:54] 테스트하기 위한 내용을 입력 / [05:11] entity, archtecture 작성 / [06:59] 신호를 선언(signal) / [08:27] component를 선언(회로구성) / [08:51] 연결작업을 서술 / [09:07] port map을 선언(신호의 연결) / [10:10] process를 선언.(처리방법) / [14:35] and 게이트 로 결과 / [15:14] 시뮬레이션 작업을 실행 / [17:45] 피코세컨드 의 개념 / [18:36] TEST BENCH 에 의해 만든 회로 작동유무를 확인

09 OR회로, 드모르간의정리

OR회로와 드모르간의 정리를 VHDL로 구성하고 시뮬레이션 합니다.

24분

책갈피 : [00:07] 시간의 물리적인 타입 / [00:20] ns 에 대한 정리 / [02:23] 기존의 OR회로에 Test Bench 추가 / [04:39] PORT 신호와 signal 신호구분 / [05:51] 처리부분. / [07:08] 시뮬레이션 결과 확인 / [07:49] sig 추가해 본후 경우의수 / [08:26] 시뮬레이션 결과 확인 / [08:56] 드모르간의 정리를 VHDL로 확인 / [09:54] 기본회로를 VHDL로 작성 / [10:18] Source 추가 / [12:02] begin 작성 / [14:29] 테스트 벤치를 작성 / [14:50] Behavioral Simulation / [15:27] entity 만들기 / [16:13] 상수를 선언 / [17:14] signal 만들기 / [19:55] process 만들기 / [22:09] 시뮬레이션 작업을 실행

10 드모르간의 정리, 배타적논리합 회로

드모르간의 정리, 배타적논리합을 VHDL로 작성하고 시뮬레이션 합니다.

22분

책갈피 : [00:06] 드모르간의 정리2 / [00:41] new project / [01:24] Port 입력 / [02:27] 아키텍처를 구성 / [04:00] 테스트벤치를 작성 / [05:19] process 부분을 수정 / [06:42] 시뮬레이션 결과를 확인 / [07:36] 배타적논리합 회로(XOR-Exclusive-OR) / [08:46] XOR 의 카르노맵 표현 / [09:35] XOR 의 논리식 / [10:21] VHDL Module을 작성 / [10:58] library 작성 / [12:17] 아키텍처를 구성 / [14:36] signal 만들기 / [16:57] 결과를 확인 / [17:47] 주석처리 / [19:23] 동작레벨 이용

11 XOR, 선택기

XOR의 테스트벤치를 완성하고, 관계연산자와 선택기에 대해 알아봅니다

23분

책갈피 : [00:35] XOR의 테스트 벤치를 작성. / [01:57] VECTOR 형태의 신호 / [03:52] process 부분을 새로 만들기 / [05:45] IN_VECTOR 확인 / [06:57] 시뮬레이션 결과를 확인 / [08:37] 관계연산자의 종류 / [09:16] 다르다(/=) 를 이용해 EX_OR 표현 / [09:44] VHDL 데이터 타입 / [10:22] 2-1선택기 / [11:33] 기본회로로 구현 / [12:09] 진리표로 확인 / [12:56] 카르노맵을 구성 / [15:10] 4-1선택기 / [17:01] 4-1회로도 구성 / [17:15] 2-1선택기를 VHDL로 구현 / [18:07] Port 를 완성 / [19:36] 4-1 선택기를 VHDL 로 구현 / [21:40] 논리식을 구현

12 다중선택기

when, if문을 사용하여 조건을 입력합니다.

22분

책갈피 : [00:04] 다중선택기를 설명 / [01:42] 다중선택기 모듈을 구성 / [02:12] Port 를 만들기 / [03:38] 데이터 흐름 레벨에서 작성 / [04:48] 논리식 확인 / [06:23] When 을 이용해 선택기 / [06:51] 마법사 이용해 port 입력 / [07:31] when을 사용해서 조건을 입력 / [08:37] when 방식을 4-1 선택기에 적용 / [09:39] 출력 / [10:05] when 을 이용한 설정 / [11:03] 조건을 확인 / [11:54] VECTOR 로 한번에 작업 / [12:28] PORT 를 만들기 / [14:54] if 문을 이용해서 작업 / [15:27] port 이름 입력 / [17:20] 4-1 선택기를 동작레벨에서 작성 / [19:15] else 입력시 주의사항

13 비교기

모듈과 테스트 벤치를 구성하고 시뮬레이션 합니다.

23분

책갈피 : [00:00] 비교기에 대해서 설명 / [00:31] 2입력 일치회로진리표를 확인 / [01:31] 2bit 비교기 / [03:21] 카르노맵과 함께 논리식을 작성 / [04:31] 모듈을 구성. / [05:28] 1164 이외의 방식 / [06:35] port 를 생성 / [08:24] architecture 를 생성 / [09:26] 논리식을 이용해 작업 / [13:22] xnor 논리연산자를 이용 / [15:54] 테스트 벤치를 구성 / [17:40] signal 확인 / [18:26] process 입력 / [21:21] 시뮬레이션 결과를 확인

14 비교기, 전비교기

전비교기의 모듈을 완성합니다.

20분

책갈피 : [00:17] 비교기를 구성 / [01:04] port 를 생성. / [03:08] 동작을 넣기 / [04:20] 비교기 진리표를 참고로 작성 / [07:06] 기존의 테스트 벤치를 복사해서 활용 / [07:40] new source 추가 / [08:36] 시뮬레이션 결과를 확인 / [09:42] 전비교기에 대해서 설명 / [12:57] 다른예를 들어 비교 / [15:07] 전비교기를 예 / [16:00] 전비교기 모듈을 구성 / [16:42] port를 완성 / [17:30] function 의 작업 방법 / [19:31] 리턴값을 지정

15 전비교기 완성하기

만들어진 함수를 이용해서 결과를 출력해 봅니다.

18분

책갈피 : [00:03] 함수의 리턴타입 / [01:41] 변수를 선언 / [02:44] 상수를 선언 / [03:53] 함수의 시작과 끝을 지정 / [07:37] 리턴값 / [08:40] 신호 4개를 정의 / [09:40] 함수를 사용해서 결과를 출력 / [10:57] 함수의 값을 이용해 비교 / [12:06] 최종 결과를 신호연결 / [13:20] 결과를 출력하고 에러를 확인 / [13:53] 테스트 벤치를 작성 / [14:18] 마법사가 만들어 줄때와 직접 작성할때의 차이점. / [15:44] process 부분을 입력 / [16:56] 결과를 시뮬레이션

16 인코더(부호기)

인코더를 완성하고 시뮬레이션 합니다.

23분

책갈피 : [00:05] 10진-BCD인코더를 설명 / [01:55] 진리표를 확인 / [02:38] 논리식을 확인 / [03:41] 오작동 문제 / [04:29] 모듈을 작성 / [05:46] 포트를 작성 / [06:57] architecture 를 구성 / [07:21] 동작레벨로 process 를 작성 / [08:10] case 와 when으로 조건을 지정 / [10:48] others 를 이용해 처리 / [11:47] Implement Design 을 클릭해 확인 / [12:05] 테스트 벤치를 구성 / [13:37] component 를 작성 / [15:36] process 를 처리 / [17:56] shift 작업 / [19:04] 시뮬레이션을 작동 / [21:31] 완벽하게 모든 표시를 원할때 Process Properties 이용

17 디코더(복호기)

디코더를 완성하고 시뮬레이션 합니다.

23분

책갈피 : [00:06] 디코더를 설명. / [01:31] 모듈을 작성 / [01:13] 논리식을 VHDL 로 완성 / [01:52] entity 를 구성 / [03:12] 동작레벨로 process 를 작성 / [06:09] Implement Design 을 이용해 에러여부를 확인 / [06:49] 테스트 벤치를 추가 / [07:16] process 부분을 새로 작성 / [08:29] 시뮬레이션을 작동 / [09:26] 실행시간을 조정 / [10:05] 7-세그먼트 디코더를 설명 / [11:32] 진리표를 확인 / [12:27] 논리식을 작성 / [12:53] 모듈을 작성 / [14:39] 각각의 세그먼트 형태를 확인 / [17:49] case 와 when 으로 조건을 지정 / [18:52] others 를 이용해 마무리 / [20:04] 테스트 벤치를 추가. / [21:20] 시뮬레이션을 작동

18 패리티 회로

패리티 회로를 VHDL로 구현하고 시뮬레이션 합니다.

19분

책갈피 : [00:00] 패리티 회로에 대해서설명 / [00:47] 패리티 회로의 문제점 / [02:13] 4비트 짝수 패리티 진리표 / [03:17] 카르노맵을 작성 / [04:02] 짝수패리티 생성기 / [04:32] 홀수패리티 생성기 / [04:59] 패리티 검사기 / [06:21] 4비트 패리티 VHDL 모듈로 작성 / [07:08] port 를 만듭니다. / [07:39] 출력비트를 확인 / [08:17] architectur 구성 / [09:11] 테스트벤치 추가 / [10:40] 시뮬레이션을 작동 / [11:53] properties 에서 run time 을 변경 / [12:50] 동작레벨로 작성 / [16:48] 테스트벤치 추가 / [18:03] 시뮬레이션을 작동

19 비동기형 RS플립플롭

RS플립플롭의 동작을 VHDL로 구현하고 시뮬레이션합니다.

20분

책갈피 : [00:01] RS플립플롭 / [05:42] RS 플립플롭의 상태 천이 표 / [06:28] 카르노 맵을 이용해 논리식으로 구성 / [07:24] VHDL 모듈 작성. / [08:04] entity를 작성 / [08:53] architecture 를 선언 / [09:36] 신호를 연결 / [11:14] 테스트 벤치를 추가 / [13:29] 시뮬레이션 결과를 설명 / [15:03] 동작레벨로 작성 / [15:56] process 를 작성 / [16:14] 각각의 경우의 수를 작성 / [18:14] 테스트벤치를 추가 / [19:28] 시뮬레이션을 작동

20 동기형 D, 동기형 JK 플립플롭

D, JK플립플롭의 동작을 VHDL로 구현하고 시뮬레이션합니다.

25분

책갈피 : [00:00] 동기형에 대해서 설명.(클럭펄스에 동기화) / [00:42] 동기형 D플리플롭 천이표를 확인 / [01:59] D플립플롭 모듈 작성 / [02:22] port 를 처리 / [03:16] signal 를 선언 / [04:06] process 를 처리 / [04:59] 조건을 입력 / [06:32] 테스트벤치를 추가 / [07:24] 시간상수를 선언 / [08:54] process 를 작성. / [10:56] 시뮬레이션 결과를 설명 / [12:22] JK플립플롭의 특징을 설명 / [13:31] 상태 천이표를 확인 / [14:23] JK플립플롭 모듈 작성 / [15:21] 신호를 만들어줍니다. / [17:40] case 와 when 으로 조건을 지정 / [19:32] 테스트벤치를 추가 / [20:33] 컨스턴트를 선언 / [23:48] 시뮬레이션 결과를 설명

샘플확인 : 알지오 검색후 -> 강의검색란 -> vhdl